نحوه استفاده از Vivado Simluation: 6 مرحله

2024 نویسنده: John Day | [email protected]. آخرین اصلاح شده: 2024-01-30 08:57

من این پروژه شبیه سازی را برای یک کلاس آنلاین انجام داده ام. پروژه توسط Verilog نوشته شده است. ما از شبیه سازی در Vivado برای تجسم شکل موج در enable_sr (فعال کردن رقم) از پروژه stop watch که قبلاً ایجاد شده است ، استفاده خواهیم کرد. علاوه بر این ، ما از وظیفه سیستم برای نمایش خطای ساخته شده توسط ما در طراحی استفاده خواهیم کرد.

مرحله 1: منابع را اضافه کنید و "افزودن یا ایجاد منابع شبیه سازی" را انتخاب کنید

مرحله 2: ایجاد فایل به نام Enable_sr_tb

مرحله 3: ایجاد فایل Testbench

1. ماژول enable_sr را از پروژه stop watch وارد کنید. این فایلی است که می خواهیم شبیه سازی کنیم

2. ایجاد ماژول testbench enable_sr_tb ()؛

3. ورودی ها و خروجی های ماژول enable_sr () را وارد کنید. به یاد داشته باشید ورودی های enable_sr در حال حاضر در نوع ثبات است در حالی که خروجی ها به حالت خالص تبدیل می شوند.

4. واحد مورد آزمایش (uut) را که enable_sr است نمونه کنید

5. تولید ساعت که دوره (T) 20ns است

6. از دستور شرطی برای ایجاد سیستم بررسی خطا استفاده کنید. در این مثال ، می خواهیم بررسی کنیم که آیا بیش از یک رقم فعال است یا خیر.

توجه: در فایل enable_sr () اصلی ، الگو را باید 4’b0011 تنظیم کنیم تا دو رقم برای ایجاد خطا فعال باشد

7. برای نمایش خطا از task system system $ استفاده کنید

8. برای تکمیل شبیه سازی در زمان 400ns از task system $ finish استفاده کنید

مرحله 4: Enable_sr_tb را به عنوان سطح بالا تحت شبیه سازی تنظیم کنید

مرحله 5: سنتز و شبیه سازی رفتاری را اجرا کنید

1. قبل از اجرای شبیه سازی رفتاری ، سنتز را اجرا کنید تا مطمئن شوید خطای نحوی در فایل testbench و واحد تحت فایل آزمایشی وجود ندارد.
2. شبیه سازی رفتاری را اجرا کنید

مرحله 6: نتیجه شبیه سازی را ارزیابی کنید

پنجره های شبیه سازی را مشاهده خواهید کرد. این شامل پنل های مختلف است.

پیغام خطا را در پنل کنسول مشاهده خواهید کرد. این نشان می دهد که بیش از یک رقم در طول دوره شبیه سازی فعال است.

همچنین می توانید شکل موج را در محدوده مشاهده کنید

فایل پروژه ضمیمه شده است.